时间：2024-06-07 02:43:43
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目录
影响PN结晶体管参数的工艺MOSFET TFT器件可靠性的基本LTPS工艺UISL（65nm）的基本工艺技术1.如何形成PN结
当n型半导体接触p型半导体时，电子和空穴从高浓度区域扩散到低浓度区域。这称为扩散运动。当电子进入p 型区域并且空穴进入n 型区域时，它们与对应的电子重新结合，留下固定的原子核。这些原子核产生内置电场，导致电子和空穴向相反方向漂移。当这两种运动达到平衡时，结果形成称为空间电荷区的无载流子区域，也称为耗尽层。这个空间电荷区称为PN结。 （推荐阅读：北京大学出版的312页电子书免费下载《现代半导体物理》）
PN结的电压-电流特性当PN正向偏置时，电流随着电压的增加而迅速增加。在反向偏压的情况下，电流很小，随着电压的升高变化不大，但当电压达到临界点时，电流迅速增大。这两种现象称为正向传导和反向传导击穿。
正向偏压和反向偏压的定义：P型半导体的电位高于N型半导体的电位，称为正向偏压。与之相反的是反向偏压。 PN结电压电流特性解释
当PN结正向偏置时，外部电场从P型区域引导到N型区域，导致空穴和电子向界面移动。因此，耗尽层的厚度变窄，电流增大。同样，当反向偏置时，耗尽层会扩展并阻止电流流动，因此电流随电压变化很小。
当反向电压达到一定幅度时，PN结电流迅速增大。这就是所谓的反向投降。此时的电压称为耐压。反向击穿有两种模式
齐纳击穿：当掺杂浓度高且耗尽层很窄时发生。此时，耗尽层内的电场强度增大，共价键结构可能被破坏，并且可能形成电子-空穴对。 (E>1MV/cm) 雪崩击穿：在中低掺杂浓度下耗尽层较宽时发生。电子在电场中获得能量。如果电场足够强，电子在撞击晶格后会破坏共价键，产生电子-空穴对。产生的电子和空穴与晶格碰撞，产生新的电子空穴对。这个过程称为雪崩倍增。 (E~0.2-0.6MV/cm)PN结电容
PN结电容分为势垒电容和扩散电容，当PN结变为负偏压时，耗尽层的宽度根据电压而变化，空间电荷区的电荷数量也随之变化。当电压向负方向变化时，耗尽层扩大，空间电荷增加，相当于充电；当电压向正方向变化时，耗尽层变窄，电荷数量减少，相当于放电。该电容称为势垒电容，是由多个子变量的变化引起的。当PN结正向偏置时，P区和N区分别向对方注入空穴和电子，这些载流子在对方体内称为非平面少数载流子。随着电压的变化，PN结两侧的少数载流子数量发生变化。这与电容器放电相同。这种电容称为扩散电容，是由少数载流子的变化引起的。在负偏压下，由于存在少量平衡少数载流子，因此可以忽略该电容。此外，扩散电容在高频下不起作用，因为少数载流子的寿命有限。可见PN结电容不是一个固定值，而是随着外部电压的变化而变化。 2.MOSFET及相关器件
MOS二极管是MOSFET的基础，也用作电路中的电容器。这是研究半导体表面特性最有用的仪器之一。下图显示了理想MOS二极管的结构。 d 是氧化层的厚度，V 是金属电极两端的电压。定义金属电极电位高于身体电位时的正偏压。 MOS二极管特性
当对MOS管施加正偏压或负偏压时，电子或空穴就会积聚在Si表面。为了便于说明，下面以P型半导体为例。当MOS管负偏压时，Si表面积累的空穴多于体内积累的空穴，从而形成积累状态。当偏置电压从负变为正时，空穴被推离表面，少数载流子、电子被吸引到表面。由于电子和空穴复合，表面载流子浓度降低直至消失，硅表面出现耗尽层，形成耗尽态。随着正向偏压继续增大，表面电子浓度超过空穴浓度，形成自由电子层，称为反型层。这时候，状态就反转了。随着偏置电压继续增加，反型层的厚度增加。 N型半导体等MOS 二极管电容器MOS 二极管本质上是一个电容器。与理想电容器不同，底板是半导体，因此MOS电容不是固定值，而是随着栅极偏压而变化。下图为P-Si MOS二极管的C-V曲线。
如果Vg为负，则硅表面为P型，测得的电容为栅极氧化层的电容。随着Vg的前进，硅表面的空穴数量逐渐减少，电子数量逐渐增加，表面形成耗尽层，且耗尽层不断增厚。因此，电容逐渐减小。耗尽层最宽，电容在反转发生之前达到最小值。反转后，由于反转层中的电子对电场的屏蔽，耗尽层的宽度不会发生变化，电容值也不会发生变化。 MOSFET的基本结构MOSFET的正式名称是金属氧化物半导体场效应晶体管，其中MOS代表器件的基本结构，FET代表器件的工作原理。 （推荐书籍：功率MOSFET的秘密：20,428字+400张照片深度解析）
MOSFET 电压/电流特性MOSFET 由MOS 二极管、源极端和漏极端组成。源极和漏极两端的掺杂与沟道区的掺杂相反，从而形成两个连续的PN结。当栅极无偏置时，PN结中从漏极到源极的反向漏电流可以忽略不计。当电压施加到栅极时，源极和漏极电流会发生显着变化。因此，它被称为场效应管。 MOS管的源极漏电流主要受栅极电压和漏极电压控制。下面，我们以NMOS为例来说明电流、栅极电压、漏极电压之间的关系。 MOSFET的传输特性随着栅极的正向偏置电压逐渐增大而逐渐增强，硅表面的电子逐渐增多，最终形成N型反型层。反型层连接至漏极和源极，漏极和源极也是N型的并形成导电沟道。此时，如果向漏极施加电压，就会有电流流动。沟道时常从零变化所需的栅极电压VG 被定义为阈值电压VT。
漏极-源极电流Ids根据栅极电压Vg而变化，如下所示。
当VG为VGVT时，沟道导通，沟道厚度随着VG的增加而增加。因此，随着VG的增加，lds迅速增加。如果VG 略小于VT，则Ids 会随VG 呈指数级增长。这个小区间称为亚阈值区域。当VG增加到一定程度时，lds的增加就变小。
MOSFET 输出特性漏极-源极电流lds 根据漏极电压Vd 变化，如下所示。
当VG为VGVT时，形成沟道，流过较大的电流，随着Vd的增大而增大。 （线性区）当Vd增大到一定程度时，ld的变化趋于饱和。 （饱和区）Vd继续增大，电流迅速上升。 （休息）
线性区域
在MOS二极管中，反型层具有均匀的厚度。然而，在MOSFET中，如果Vds不为零，则反型层沿沟道方向的电势将不均匀，栅极氧化层两端的电压将不等于Vg。结果，从漏极到源极的沟道厚度不一致。当Vd较小时，这种沟道厚度变化的影响并不明显，MOS管呈现电阻特性。 Id-Vd 曲线反映了线性区域。饱和区
沟道漏端电位约为Vd，栅极与沟道之间的实际电位差为Vg-Vd，源端电位差为Vd。由于大多数情况下源极电势为零，因此电势差为Vg。因此，沟道厚度从源极到漏极逐渐变窄。随着Vd逐渐增大直至Vd=Vg-VT，沟道消失。这种现象称为夹断。如果发生夹断后Vd继续增加，则夹断区域扩大并且有效沟道长度变短。几乎所有增加的电压都施加到夹断区域，因此Id 变化不大。相应的Id-Vd曲线落入饱和区。夹断区的导电原理： 在夹断区，耗尽层与栅氧化层接触，载流子数量很少。然而，从源极区注入的电子在强电场的作用下被吸引到漏极，因此电流在夹断区流动。 MOS管故障
如果VD继续增大，MOS管将被损坏，电流迅速增大。主要有两种分解方法。 雪崩击穿。事实上，这是漏极和衬底之间的PN结被击穿。漏源穿通。随着Vo增大，漏极耗尽层变宽，当漏极耗尽层与源极耗尽层连接时，电子从源极注入，并被耗尽层内的电场吸引到漏极。将会发生泄漏。实际MOSFET容量的C-V曲线
与MOS二极管不同，MOSFET的栅氧化层电容在高频和低频测试条件下表现出不同的CV曲线。 （推荐书籍：042BOOK | Nexperia 《The Power MOSFET应用手册》 321页免费下载）高频测试时，负偏部分的曲线与理论值基本一致。当反型层出现时，电容不会停留在理论最小值，而是进一步减小。这是因为半导体处于深度耗尽状态，产生少数载流子需要一定的时间，而如果测试信号的频率太高，少数载流子产生的速率跟不上振荡频率。导致感应电荷数量减少，电容值更小。低频测试时，曲线的负偏部分没有变化。一旦形成反型层，少数载流子产生的速率就会跟随测试信号的变化，因此电容迅速增加到几乎与负偏压期间相同的水平。对于薄膜晶体管等三端器件，C-V曲线是不同的。为什么LDD需要热载流子效应？（热载流子）
热载流子是具有较高能量的载流子。当S/D重掺杂时，耗尽层宽度变窄，耗尽层内部的电场强度变高。一些电子在与晶格碰撞时获得足够高的能量并产生新的电子空穴对，形成正反馈，从而产生更多的电子空穴对。这些新产生的电子-空穴对是载流子，因此导致饱和电流增加（扭结效应）和可靠性降低（侵入GI或损坏界面处的Si-H键）。在LDD中，轻掺杂漏极插入重掺杂漏极和沟道之间，以加宽耗尽层并降低热载流子产生速率。增加耗尽层宽度的另一个好处是可以降低漏电流(Ioff)，但代价是降低导通电流(lon)。 NMOS中的热载流子比PMOS中的更严重，因为NMOS中的载流子是电子，而电子的有效质量约为空穴的一半。讨论：影响器件特性的因素
回顾LTPS 工艺哪些因素影响实际VT0 哪些因素影响实际lon 哪些因素影响loff 哪些因素影响 和SS LTPS 与器件参数工艺的影响是什么
LTPS工艺生产的MOS管与上述标准MOS管的最大区别在于，LTPS器件是用多层多晶硅薄膜制作的，因此是三端器件（无衬底引线）。结果，由于栅极和漏极电压的影响，体电位不再固定。尽管如此，薄膜晶体管的电压-电流曲线往往与标准MOS晶体管接近，影响器件特性的工艺本质上是相同的。然而，LTPS具有独特的氢化工艺，对TFT影响重大。该工艺的目的是将氢引入多晶硅中，与多晶硅体中的悬挂键形成Si-H键，从而修复晶格缺陷。氢化效应的质量影响所有晶体管参数。另外，各参数的主要影响因素有：VT:主要受沟道区掺杂浓度、栅极电容、界面态和氧化层电容的影响。 III/V族元素污染和金属离子污染也会对VT产生重大影响。等离子损伤也有很大的影响。 lon:主要受沟道区掺杂浓度、栅极电容、LDD/SD浓度和覆盖层的影响。多晶硅的晶粒尺寸、表面粗糙度和界面状况也是主要影响因素。 Gate 和PolyCD 也可供选择。 loff:主要受沟道和LDD/SD杂质浓度和分布的影响，但更受：栅极CD和LDD/SDOverlay的影响。如果栅极氧化物厚度不均匀或质量差，栅极泄漏也可能是一个重要因素。 GIDL 对于没有LDD 的晶体管也很重要。 SS: 结漏电、栅极电容、沟道反型层电容。 U:沟道掺杂浓度、LDD/SD浓度、栅氧化层界面态、多晶硅晶粒尺寸。等离子损伤
等离子体在半导体加工技术中非常常见，主要用于CVD、干法蚀刻、PR去除等。在利用等离子体工艺处理基材时，这些具有一定能量的离子移动到基材表面并与基材发生化学反应或物理冲击，从而对表面造成一定的损伤。这种损伤称为等离子损伤。等离子体损伤最典型的例子是沟道区硅晶格的损伤，导致VT漂移和迁移率降低。示例： 由于灰化导致的等离子损坏。等离子体引起的损伤
当等离子体工艺使用带电离子处理材料时，这些离子将其电荷转移到基材上。如果没有释放路径，这些电荷会积聚在基板表面上，根据图案在不同区域建立不同的电势。等离子体引起的损坏（PID）具体是指这些累积的电荷导致局部电势增加，从而对器件造成损坏。示例： 通过PV 干法蚀刻确定PID3.TFT 器件的可靠性
为了估算TFT器件的寿命，通常通过对晶体管进行高温、高电压下的应力测试，观察一定时间后器件特性的变化来估算寿命。常见的测试项目包括TDDB（时间相关介电击穿）。这意味着如果栅极电压低于击穿电压，长时间加压后栅极绝缘层就会被破坏。测试方法是施加工作电压1.11.5倍的电压，测量一定时间后栅极漏电的变化。在NBTI（负偏压热不稳定性）PMOS 中，空穴在负偏压下与Si 表面的Si-H 键相互作用，生成H 原子，导致H2 扩散并在剩余的Si 上形成悬空键。Vth 偏移测试方法是测量施加高温和高栅极电压后Vth的变化。 HCI（热载流子注入）由于将热载流子注入GI膜而引起的Vth偏移。测试方法是施加VD=VG=1.1到1.5的工作电压，保持TFT长时间导通，测量Vth和Ion的变化。非导通HCI 晶体管处于截止状态时的HCI 效应。测试方法是施加VD=1.11.5、VG=0的工作电压，测量一定时间后Vth和lon的变化。用于驱动OLED的TFT的可靠性必须在无论有无负载（负载或发光部分）的情况下进行测量，并且采用模拟实际显示状态的脉冲电压方法。 （推荐书籍：066BOOK | 电子书410页《半导体集成电路的可靠性及评价方法》 半导体集成电路厂商必读）4.半导体逻辑器件工艺流程介绍（65nm）
浅沟槽隔离
井的形成
栅氧化膜
多栅
LDD晕形成
垫片
S/D 编队
应力工程
自对准硅化物（自对准硅化物）
ILD 联系信息
第一个铜互连
Via1/Metal2 或更高版本
Core ONE限时发布了65份Core ONE免费资料PPT： 下载链接：https://pan.quark.cn/s/ccde65fd2522 千名工程师信息采集： 下载链接：https://pan.quark.cn/s /e39bcdedbbeb 2023半导体精华报告下载链接：https://pan.quark.cn/s/62f7f9bdbd1b 125电子书下载链接：https://pan.quark.cn/s/d31ad2b31303 注：复制链接后发送至微信对话框，点击登录，输入手机电话。输入您的电话号码，保存到网盘，然后下载Quark 应用。第二天查看信息是否还在 注意：本文提供的信息仅供教育和交流之用，不得用于商业目的或违反法律法规的活动。关注Core ONE，不错过任何一件事。如果已经过期，点击Core ONE知识库，会同时更新。
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